12 V 电源平面对 DDR4 信号的影响
作者：林楷智，宗艳艳，孙龙，田民政，马骏驰
（浪潮电子信息产业股份有限公司，山东 济南 250101）
随着互联网的高速发展，5 G时代已经到来，数据的传输速率越来越高，对服务器板卡的研发是个新一轮的挑战。内存的发展从DDR3到现在已经广泛使用的DDR4，其工作电压已降为1.2 V，而DDR4信号的上升沿及下降沿低至百皮秒量级。为确保数据的传输的速率以及传输的准确性，DDR4传输线上的串扰不容忽视。本文以服务器项目中PCB主板的DDR4传输线为研究对象，首先设计不同的主板叠层模型，利用不同的叠层结构来控制DDR4所在信号层的远端参考层，然后通过调用Sigrity工具仿真和实际测试分析不同叠层模型下的测试结果。结果显示，远端参考12 V电源平面会对DDR4信号造成超过几十毫伏量级的串扰，而12 V电源层与信号层之间加入地层屏蔽后，串扰电压显著减小。
随着互联网的高速发展，近年来人工智能以及云服务成为互联网主要热门方向。信号的频率以吉赫兹为单位，数据的传输速率要求越来越高，数据的存储需要更大容量的内存，数据的处理需要计算能力更强的CPU、GPU，这对服务器研发来说是一个巨大的考验。与传统个人计算机不同的是，服务器具有更高的稳定性、更强的计算力，更强的扩展性，更强的协同工作能力等。这样就对读取和存储数据的DDR总线提出了更高要求。
存储系统是高性能服务器的重要的数据存储中心，对系统的性能有决定性的影响。为了满足云计算的高带宽数据读取存储的需求，DDR信号的主频率不断提高，信号的上升沿及下降沿的时间间隔越来越短，主板上同层并行的DDR传输线密度越来越大，DDR传输线与其他平面层间隔甚至要比同层走线的间隔要小很多。根据电磁场理论，当信号线的间距较小时会发生边缘场的耦合，从而表现出一根信号线的能量耦合到临近信号线上的现象，业界将其称之为串扰。串扰可能导致数据传输丢失和传输错误，或者更严重的电路误触发现象，此时服务器系统就无法正常工作。DDR4模块作为服务器系统最重要的存储部分，控制DDR4信号的串扰是至关重要的。
因此，如何减小信号的串扰已经成为服务器研发的研究热点。张海涛等人研究了高频信号的回流和电源层的设计，结合仿真实验给出减小串扰的叠层设计[1]。严锦荣等人研究了DDR4的码间干扰以及串扰问题，提出了一种既定数据率下的通道误码率眼图的求解方法，具有重要的实用价值[2]。王怀亮等人利用链路统计分析算法实现了DDR4数据误码率眼图的预测，能够快速有效地预测串扰对DQ数据误码率眼图的影响[3]。周子翔等人详细介绍了DDR4信号总线的信号完整性因素，包括DDR4的串扰，对DDR4的眼图有很深刻的研究[4]。孔庆亮等人从DDR4实际布局布线出发，介绍了DDR4布局布线方面的部分关键点及注意事项，对DDR4传输线的布局有很大帮助[5]。本文主要是用Cadence软件研究当DDR4传输线远端参考12 V电源平面层时，对DDR4传输线的影响。结果表明，当DDR4信号远端直接参考12 V电源平面层时，会在DDR4传输线上产生超过10 mV的串扰噪声；加地层屏蔽后，DDR4传输线上几乎检测不到串扰噪声。
根据电磁场理论，当信号沿传输线传播时，信号路径和返回路径之间将产生电力线，围绕在信号路径和返回路径导体周围也有磁力线圈。这些场并未封闭在信号路径和返回路径之间的空间内，而是会延伸到周围空间。我们把这些延伸出去的场称为边缘场。当在边缘场很强的区域布传输线时，就会引起附近传输线上电流或者电压的变化。将产生边缘场的传输线称为攻击线，而被干扰的传输线称为受害线。
当攻击线边缘场的电磁耦合形成耦合电感和耦合电容，就会在相邻的受害线上产生串扰噪声。容性耦合产生耦合电流，感性耦合产生耦合电压。如图1所示是一个典型的串扰模型，其中AB传输线为攻击线，CD传输线为受害线，在信号传输过程中AB传输线上的信号就会通过容性耦合与感性耦合的形式耦合到CD传输线上。通常将受害线上C端测得的电压称为近端串扰电压，将D端测得的电压称为远端串扰电压。
图1 两条并行传输线近端远端串扰
事实上，在实际高速电路系统中被干扰线也影响着干扰线，二者相互干扰。互感耦合和互容耦合作为引起串扰的基本元素，感应电压和感应电流可以通过以下公式计算：
其中Lm为耦合电感，Cm为耦合电容，Vn和In分别为在受害线上产生的耦合电压和耦合电流。
同样的理论也适用在电源与信号线的串扰场景。如图2为一般信号的回流路径，其中L1层是信号线，而L2层就作为信号线的回流的一部分。作为回流路径的平面，通常称为参考面。一般以GND为参考面，有时候参考面也可以是电源，因为直流电源与GND之间有大量电容作为交流连接通路。
图2 信号回流路径
根据图2的传输线结构，参考平面即信号回流路径，如果参考平面上有较大的噪声电压和电流就比较容易耦合到信号线上。电源对信号的串扰，以前比较关注供电电源的影响，因为在芯片端会引入类似同步开关噪声的问题。但以下要分析的是非供电电源对信号的串扰影响。
在进行相应分析时，应该避免只考虑噪声源为动态电压的电容耦合，而忽略了噪声源为动态电流的电感耦合。
某服务器项目PCB主板设计中，布线评估如果可以允许DDR远端参考12 V，就可以减层从而降低成本。所以需要提供详细的仿真分析报告以评估可行性。
2.1 场景概述
需要进行远端参考12 V的可行性分析。如果叠层设计为12层和14层两种，如表1，其中S代表信号，G代表地层即返回路径，P12V代表12 V电源层。14层叠层去掉L6、L9两个地层即得到12层叠层，对比两种叠层下12 V平面对DDR走线的影响。
表1 去L6、L9层前后叠层
以L5层信号线为研究对象，14层的叠层中L5层与两个GND层相邻，即L5的信号线参考完整GND。12层的叠层中，L5层信号线近端参考GND远端部分参考12 V网络，此信号层与近端与远端的距离比约为1:3。图3中同时显示L5和L6，L6作为DDR走线的远端参考层，中间是12 V网络，两边是GND平面。
图3 12 V电源平面与一组DDR信号线
2.2 模型建立
此12 V链路为电源主通路，电流较大，负载较多，再加上考虑到12 V平面高频电容非常少，所以电源平面上会存在高频电流。结合主板的负载情况，可以得到一个合理的较差电流源模型，如图4。即幅值为4 A，周期为20 ns的三角波
图4 电流源模型
利用Cadence的Sigrity系列软件，可以方便的导入PCB文件，并抽取板级无源模型，包括信号端口和电源端口[6][7]。Sigrity可以抽取如S参数等通用模型，也可以使用其更精简高效的自有模型格式。此案例中，通过Sigrity软件抽取了DDR4信号从CPU端到DDR端的无源网络模型，并包含12V电源的源端和负载端端口，如图5所示，A和B分别为电源的源端方向和负载端方向，C为CPU端，D为DDR端。
图5 无源模型框图
再将CPU，DDR以及连接器模型导入Sigrity软件，就可以搭建如下仿真框图。
图6 Sigrity仿真框图
2.3 仿真结果分析
分别针对14层和12层设计按照如上仿真流程，分别进行仿真对比。每种叠层进行两种场景的仿真，即全“1”码和PRBS码。虽然实际上电源的串扰可能是不定期出现的，但是为了仿真到较差情况，可以以周期信号触发。
仿真设置为全“1”码，仿真时间100 ns，（以保证可以清晰看到串扰周期性），电流源如图4。信号流向为CPU向DIMM写入数据。DDR接收端的仿真结果如图7，其中虚线为14层设计的仿真波形，串扰幅值在1 mV左右，实线为12层设计的仿真波形，串扰幅值约为35 mV。
图7 两种叠层全“1”码的仿真波形
仿真码型设置为PRBS，速率2933 Mbps，仿真时间500 ns（保证有明显的周期串扰，且仿真显示已接近全“1”码时的串扰幅值），电流模型如图4，信号流向为CPU向DIMM写入数据。DDR接收端仿真结果如图8，左侧为14层的仿真结果，右侧为12层的仿真结果。
图8 两种叠层PRBS码型仿真结果
由图8可以得到眼高和眼宽的裕量对比，如下表。
表2 两种叠层下DDR信号处眼高眼宽
从全“1”码的仿真结果显示，远端参考12V的场景带来了35 mV的串扰。而PRBS码进行的眼图仿真显示眼高和眼宽都有明显劣化。
仿真的局限性在于：1 实际负载较为复杂无法预料最差电流源；2 仿真虽然纳入12V电源影响，但由于简化分析对象的原因，并没有考虑同步开关噪声场景，（仿真工具本身支持）；3 仿真未考虑环境温度影响；4 由于时间限制仅进行了500 ns瞬态仿真。
但是仍可以结合此仿真结果判断此远端参考12 V的设计为高风险。依据：1 走线长度已经接近芯片厂建议的最长值；2 仿真显示劣化的程度和趋势比较明显；3 如上局限性场景都会导致更差的结果。
如上两种叠层设计回板，进行简单的全“1”码测试比较即可看到远端参考12 V导致的劣化趋势。
测试仪器泰克高速示波器，无源探头，设置带宽500 MHz，采样率设置10 GS/s，横轴设置50 us每格，纵轴设置20 mV每格。测试点为接近DDR的过孔处，虽然并非DDR的内部，但考虑到DDR的封装参数较小，此处的测试数据可以作为参考。测试结果显示远端参考12 V的DDR噪声峰峰值至少比原设计大了45 mV。如图9所示，右侧为14层的测试结果，左侧为12层的测试结果。分别取同样时间段（比如1分钟）峰峰值的最大值，右侧显示最大为47.2 mV，左侧显示最大为92.8 mV。
图9 全“1”码测试
进行常规DDR测试，结果如图10。横轴表示不同配置、场景或者型号，纵轴定义测试裕量的判决门限为12。测试显示远端参考12 V的设计DDR测试不仅明显差于原设计，且有多个点低于判决标准。测试结果显示不通过。
图10 DDR测试结果
测试结果显示，本实例中的远端参考12 V设计测试不通过，也呼应了仿真分析的高风险结论。
本文研究了12 V电源平面对DDR4走线串扰的影响。由于12 V路径通常缺少较多的高频滤波电容，通常视为大噪声电压。而DDR为单端并行总线，单端线无法消除电源的共模串扰。仿真以及实验结果表明：如果DDR走线参考12 V等大噪声电源平面，即使是远端参考也足以严重劣化DDR信号，此时产生的串扰，尤其对于DDR4信号是难以接受的。而12 V电源层与信号层之间加入GND层后，串扰电压显著减小。设计合理的叠层，使得DDR4信号有的较好参考平面，则串扰可以有效规避。
参考文献
[1].张海涛,赵亦工. 高速PCB的叠层设计[J]. 电子工艺技术,2003,24(6):247-250.
[2].严锦荣. 基于DER的高速链路通道误码率眼图的实现[J]. 电子科技,2016,29(5):30-33,38.
[3].王怀亮,徐志华,严锦荣等. 基于统计算法的DDR4 DQ信号误码率眼图的实现[J]. 电子科技,2015,28(7):124-128.
[4].周子翔. 基于DDR4高速并行总线的眼图分析[D]. 陕西:西安电子科技大学,2015.
[5].孔庆亮. DDR4电路设计及布局布线分析[J]. 工业控制计算机,2020,33(01):128-129.
[6].邓素辉,谭子诚,鄢秋荣等. 基于Cadence软件高速PCB设计的信号完整性仿真[J]. 实验室研究与探索,2017,36(12):116-120.
[7].覃婕,阎波,林水生. 基于Cadence Allegro的高速PCB设计信号完整性分析与仿真[J]. 现代电子技术,2011,34(10):169-171+178.
作者简介
林楷智（1977-），男，本科，高级工程师，主要研究方向：服务器架构设计。
宗艳艳（1982-），通信作者，女，本科，中级工程师，主要研究方向：服务器架构设计。
孙龙（1986-），男，硕士，中级工程师，主要研究方向：信号完整性、电源完整性。
田民政（1984-），男，本科，初级工程师，主要研究方向：信号完整性、电源完整性。
马骏驰（1993-），男，硕士，初级工程师，主要研究方向：信号完整性、电源完整性。
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